Memory Bandwidth

GB/s, bandwidth between CPU and Memory
MT/s - Mega transfers
$B an d w i d t h = 3200 MT/s \times \frac{64 bits}{8 bits/byte} \times 2$ $B an d w i d t h = 3200 M/s \times 8 bytes \times 2$ $B an d w i d t h = 25600 Mbytes/s \times 2$ $B an d w i d t h = 51200 Mbytes/s$

IMC (Integrated Memory Controller)

RAS 到 CAS 延迟 (tRCD, RAS to CAS Delay), tRCD 是激活目标数据所在“行”的准备时间。
CAS 延迟 (tCL, CAS Latency)tCL 是在已激活的“行”上，定位并读取目标数据“列”的延迟。
行预充电时间 (tRP, Row Precharge Time) tRP 是访问完一个“行”后，将其关闭并为下一次访问做准备的恢复时间。
1DPC Higher bandwidth
2DPC Lower bandwidth
信号完整性：多根 DIMM 共享通道总线，会导致信号衰减、反射和串扰增加，高频下更难维持信号质量。
内存控制器负载：驱动 2 根 DIMM 的电流和时序控制复杂度高于 1 根，超过阈值后需降频保证同步。

访问后立即关闭页面（触发 Precharge 命令），释放行缓冲（Row Buffer）资源。

优势：若后续访问同一页（空间局部性好），无需重复激活行（省去 tRCD 延迟，通常 20-40ns），直接从行缓冲读写，延迟极低。劣势：若后续访问不同页（随机访问），需先预充电（tRP 延迟，约 15-30ns）+ 重新激活（tRCD），总延迟更高。

保持页面打开，允许后续访问同一页时直接读取，减少预充电延迟。

优势：无论后续访问是否同一页，每次访问都需执行 “激活 + 读写 + 预充电”，延迟稳定（无额外预充电开销）。劣势：即使访问同一页，也需重复激活（tRCD），浪费时间。

未启用预取时，CPU 访问未命中缓存的数据需等待内存响应（约 100ns），期间内存带宽利用率低（仅为单次数据传输服务）。

预取机制可在 CPU 空闲时（如执行计算指令时）提前加载数据，使内存带宽在 “等待间隙” 被有效利用，提升单位时间内的有效数据传输量。